Intel Arria10 Serdes的参考时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

Intel Arria10 Serdes的参考时钟

最近有两个客户都涉及到了Serdes的参考时钟问题。对于Arria10 来说每个Bank 6个transceiver ,两对参考时钟,如果在多路输入中,第路都需要参考时钟的话,显然两路不够用。

所以就有人在问,是不是global时钟也可以做为参考,PLL的输出是否可以做参考。其实关于这个问题只要看文档就能了解。

图片[1]-Intel Arria10 Serdes的参考时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

图片来自Intel的UG-01143。

从上图其实可以清晰的看到,Input Reference Clock可以选择4路输入,

(1)Deficated refclk;

(2)Serdes RX Pin(很多人可以没想到)

(3)Global or Core Clock;

(4)fPLL or ATX PLL;

但是具体操作可能还有限制,比如从图上可以看到RX PIN0,1,2其实只能选一路。

 

 

 

 

 

 

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