易灵思FPGA 的Riscv-Sapphire MCU软核搭建及开发流程-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

易灵思FPGA 的Riscv-Sapphire MCU软核搭建及开发流程

一、首先生成Sapphire软核ip
通过软件Efinity的IP-Catalog功能生成Sapphire-riscv的IP核,我这里保持默认参数,如下图:

0564d4ec48110747

 

找到相应的目录,目录里的IP文件夹下会有生成的sapphire的目录,里边有两个demo,一个是第一代Trion的T20F324开发板的demo,另一个是第二代的钛金系列Ti60F225的demo;我这里采用的是T120F324的demo;

4a47a0db6e110757

 

二、创建Eclipse工程
为了防止出现错误,我将T120F324_devkit文件夹demo单独考出来;通过运行SDK目录下的run_eclipse.bat文件,运行后选择输入1,启动Sapphire相关的配置:

fb5c81ed3a110808

10fb15c772110817

 

 

Eclipse指向工作目录保持与CPU0.YAML文件保持在同一个文件夹下,然后点击“Launch”:

09dd8c2662110827

 

新建工程,将工程指向embedded_sw\my_sapphiresoc\software\standalone文件夹下各种demo,如果用户需要可以根据自己的需求进行相关的修改和调整,本次打开的是AXI4Demo:

8266e4bfed110839

f19c908512110853

 

 

三、配置Eclipse的编译环境
创建Debug的配置参数:

9eb9cd58b9110903

 

添加Eclipse环境快速配置文件,添加C/C++的配置参数:

 

602e8f042f110912

7afbb16026110926

586e508f16110944

 

 

添加Run/Debug的相关参数配置:

 

59b2900aa0110954

 

修改Debug配置参数:

9eb60bc8bf111008

c00b575577111021

7b6fbd4c59111032

 

 

搭建Debug调试的配置环境:

d642f8c3d2111044

1e41254412111054

 

 

注释:*.elf的文件需要编译工程后才会生成;另外OpenOCD下边:default(红色选框)为Trion的Jtag口进行调试所选择的选项;default_ti(蓝色选框)为钛金Ti的Jtag口进行调试所选择的选项;default_softTap(黄色选框)为其他用户定义的GPIO进行调试所选择的选项;

Debug调试环境搭建:

c9baca3cda111102

88399fdcf8111112

 

注释:红色选框为调用的 OpenOCD调试配置文件;以及将${workspace_loc}替换为cpu0.yaml所在目录的绝对路径并将但斜杠(“\”改为”\\”);

四、合并逻辑的hex和软核的bin的文件

ba6beb7ae2111147

 

注释:1、打开合并文件按键;2、选择合并的模式;3、更改输出.hex文件名字;4、选择用户逻辑的hex文件;5、选择用户APP编译后的bin文件;6、更改用户逻辑的起始地址;7、更改用户APP软件的起始地址(此处所用的是默认地址为0x380000);

至此完成软件的开发环境的搭建,下边我们一起来点击“Debug”进行调试,下边大家一起来感受一下吧^_^!

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