FPGAExpress：在VHDL组件实例化（VSS-538，VSS-54）上打开引脚

描述

关键词：FPGA，Express，VHDL，实例化

紧迫性：标准

一般描述：
当在VHDL代码中实例化黑盒时，必须声明所有已声明的PIN。这个
如果组件被声明为所有的PIN，但只需要一些，或者如果是A，则成为问题。
组件被实例化多次，每次使用不同的引脚。

如果引脚未连接，FPGA Express返回此错误：

错误：C：/设计/Top.VHD线53
没有足够的元件关联- 3的预期。（VSS-538）（FPGA DM HDLC未知）

如果关键字“打开”用于留下声明的引脚未连接，FPGAExpress返回
这个错误：

错误：C：/设计/Top.VHD线55
打开不是这里的元件关联的合法实际部分（检查输入端口是否为
正确映射）。（VSS-54）（FPGA DM HDLC未知）

解决方案

在声明组件时，将初始值分配给可能未连接的任何引脚。
实例化时。这些值将不被用于综合，因为这些端口要么是
连接到有效信号或完全不连接。然后，在组件实例化中，
使用“打开”关键字来表示未连接的端口。

…
组件StutupVixTeX端口（
GSR：在STDYLogic中；
GST:在STDYLogic中：=“1”；定义初始值
CLK：在STDYLogic中：=“1”；
端部元件；

开始

MyStest:StutupVixTeX端口映射表
GSR＝& RST；
gt= & gt；打开，用于打开未连接引脚的打开关键字
CLK＝&开放；
…