描述
一般描述:
当在ModelSim编译VHDL文件时,出现以下错误消息:
“错误:& lt;文件& gt;vHD(行数):子程序“=”是模棱两可的。合适的
定义存在于包“STdLogLogi1164”和“STdLogLogic未签名”中。
“错误:& lt;文件& gt;vHD(行号):(使用“显式””选项禁用以前的
错误检查)
解决方案
这是因为函数是在两个库中定义的。使用“显式”选项来解决函数。“-显式”选项指定忽略由其他EDA供应商提供的包中的错误;它指示编译器解决明确的函数重载而支持显式函数定义。
命令行示例
VCOM -显式和lt;文件名& VHD
在MODESIM GUI中设置此选项
1。通过单击“编译”打开编译窗口。
2。单击默认选项。
三。选择VHDL制表。
4。选中框“仅使用显式声明”。
5。单击Apple。
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