M1.4:TrCE:通过异步RAM的路径

描述

描述：设计包含一个RAM16X1。设计者约束设计中的几个路径，具有以下约束条件。

TimeStTS001＝：PAD：：PAD：20；

有五个焊盘路径。四在每个输入焊盘上通过RAM上的地址引脚开始到输出焊盘。第五个路径是从输入焊盘通过RAM上的WE引脚到输出焊盘。

当运行TrCE/时序分析器时，这些路径中的每一个都被报告和分析。如果添加以下约束。

TimeStTS002＝：RAM：：PAD：20；

通过第五针的路径不再被报告。

解决方案

这将被安排在下一个软件版本中。