一.引脚锁定设置

1.LVDS

在设计规范中，定义LVDS BanK中差分信号和单端信号 混用，必须隔开2对差分IO；
举个例子：
RXP09/RXN09做GPIO RX07/08/10/11作为就不能做差分信号；
RXP09/RXN09做LVDS RX07/08/10/11能做差分，不能做单端 ；
即使是跨bank也要隔开两对，即与bank无关，只与数字序号有关。

2.MIPI

3.IO bank

当GPIO管脚的电压和此Bank的电压不一致时，会提示此错误。此时
1.在Device setting 中的IO bank中 更改bank的电压；
2.或者 在GPIO定义中修改管脚的IO Standard。

在对输出管脚进行clkout模式定义时，直接将PLL的输出连到此管脚上，需要在最下面pin name内填好时钟信号名，回车确认，否则会有此错误。

这是个驱动的问题，一般来说是给到逻辑内的名称重复了，需要用户检查，GPIO输入输出，PLL输出命名这些模块

4.PLL

从Gclk管脚进入的时钟和从其他PLL输出的时钟，连接到一个新的PLL资源上，时钟资源需要选择core模式，且pin name处填时钟名称，回车确认。

二.IP-Manager

a

这个错误在出现的原因是 系统环境中 没有装 Java 环境 ，导致EDA工具中的执行函数跑不起来 ，百度装个新的java就行 ；
如果装了 ，检查java目录是否加入环境变量；

三.综合/布局布线

a

综合器识别到没有任何端口和逻辑相连，所以出现综合错误；
由于易灵思的架构是逻辑和硬件分开的，所以需要确保有一个输入管脚和一个输出管脚，且内部发生逻辑关联。
否则会引申出接下来这个错误：

b

综合器会优化程序且报错，此错误是综合器识别到逻辑内部将时钟管脚的输入和输出直接连载了一起，并提示解决此问题；

如果是输出时钟到管脚上，
软件在引脚设置界面内，可以将 PLL输出的时钟信号 直接赋值某一输出管脚用clkout模式，达到PLL直接输出到管脚上时钟，此方法时钟信号稳定性好，也可PLL连接到内部逻辑，通过分频的方式输出到output管脚上。

如果是有用逻辑分析仪，时钟连接到VIO上也是不可取的。

c

由于逻辑代码端和引脚设置端不一致造成的，可能是代码内设置的output,而设置引脚成了input;

三.下载编程

这样的错误一般是下载器没有没有找到JTAG口，多数情况是只识别了下载电缆，应该仔细检查JTAG连线是否正确，原理图和板子实物对比pin脚连线；

在T20以下的板子上，还需注意要将CRESET_N接到调试口上，并接到调试电缆上，可以将232电缆的驱动电流调大防止电缆的驱动力不足；

错误提示下载的文件和识别的芯片不一致，致错原因很有可能有：
1.工程型号选错了，那就改型号；

2.falsh配置管脚不对，改编程模式；

3.下载电缆的驱动力不够，导致烧写失败；
请用FT_PROG 软件修改。

通过JTAG给flash写数据，最后说校验不匹配 ，出现这个错误其实没什么影响，工程该怎么跑还是怎么跑

可以通过编程界面，在配置JTAG下载速度的选项中，把速度改为15或者更快来避免这个问题