A1.5/F1.5 VyTeX映射报告输出未连接,但未修整逻辑:警告:XVKDR -块检查-Xilinx-AMD社区-FPGA CPLD-ChipDebug

A1.5/F1.5 VyTeX映射报告输出未连接,但未修整逻辑:警告:XVKDR -块检查

描述

关键字:ViTEX,M1.5.19,MAP,裁剪,悬空,未连接,警告,XVKDR,块检查

紧迫性:标准

一般描述:
在M1.5.19的映射上绘制ViTEX 50 PQ240,它报告有悬空。
或非连接输出,但不裁剪与之相关联的逻辑。一些
警告如下:

警告:XVKDR-块检查:悬空CY0F输入。COMP协议的CY0F〔10〕
配置为使用引脚F1,但引脚F1未连接。
警告:XVKDR-块检查:悬空CY0G输入。COMP协议的CY0G〔10〕
配置为使用引脚G1,但引脚G1未连接。
警告:XVKDR-块检查:悬空CEMUX输入。COMPP COUNCUC的CUMUX〔10〕
配置为使用PIN CE,但PIN CE未连接。
警告:XVKDR-块检查:悬空CY0F输入。COMP协议的CY0F〔4〕
配置为使用引脚F1,但引脚F1未连接。
警告:XVKDR-块检查:悬空CY0G输入。COMP协议的CY0G〔4〕
配置为使用引脚G1,但引脚G1未连接。

解决方案

这个问题已经在版本1.5中得到了修正。

请登录后发表评论

    没有回复内容