F1.5 F2.1iABEL- ABL2EDF创建一个不正确的网表,当下标字符在信号名的末尾使用时:给出基于:24的翻译错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

F1.5 F2.1iABEL- ABL2EDF创建一个不正确的网表,当下标字符在信号名的末尾使用时:给出基于:24的翻译错误

描述

关键词:F15/F2.1I,ABEL,网表,下划线,反相,负,,,Edif2NGD,重复实例

紧迫性:标准

一般描述:
在处理ABEL中创建的设计时,翻译(Edif2NGD)给出以下警告:

错误:基于:24或以上的行和lt;xx和gt;在文件中
“项目目录& gt;/lt;项目& G.E.N”:
重复实例“FFXXXXXX”,在单元格“&ABEL文件名& Gt”中。这很可能意味着
EDF网表写得不正确。请联系供应商
生成这个EDIF文件的程序。

解决方案

此重复实例错误是由分配两个信号引起的。
在一个信号名的末尾加上下划线的同名。这是
经常做倒装。

例子:Mysig和Myigig.

MySIGIG没有被正确地区分,因为ABL2EDF增加了一个
“大多数信号名称”。因此,Mysig也成为MysiGi.

在ABL代码中需要更改一个名称。

而不是:

声明
Mysig引脚;
MySigiPin Sistype’Reg’;

方程
Myigig=!米西格;

这样做:

声明

Mysig引脚;
MySiggn引脚Ithype“Reg”;

方程
Mysignn=!米西格;

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