A1.5/F1.5 PAR PAR忽略IOB放置中PCF文件中的约束-Xilinx-AMD社区-FPGA CPLD-ChipDebug

A1.5/F1.5 PAR PAR忽略IOB放置中PCF文件中的约束

描述

关键词:M1.5、PAR、PCF、BUFG

紧迫性:标准

一般描述:直接输入到物理约束文件(.PCF文件)的一些PIN锁定约束被PAR忽略。所产生的布局具有与在.PCF文件中指示的一个放置在不同IOB中的约束组件。

解决方案

详细说明:
如果设计包含一个被路由到全局时钟的片外信号,并且用户手动地将PIN锁定约束输入到.PCF文件中,PAR将忽略它,如果iPad直接连接到BUFG,并且所期望的IOB不是专用的全局时钟垫。

在上述情况下,PAR将不会对PCF文件中的无效约束产生任何警告或错误,并将IOB放置在有免费全局时钟IOB的地方。

工作:
有两个工作重点。

首先,可以将约束输入到.UF文件中,而不是.PCF文件。这只会产生关于无效约束的错误消息。

第二,可以在iPad和BUFG之间插入一个iBF。这允许设计器使用相同的.PCF文件并导致约束组件的正确放置。

请登录后发表评论

    没有回复内容