PCI核心如何处理数据阶段之间的等待状态插入?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PCI核心如何处理数据阶段之间的等待状态插入?

描述

一般描述:

PCI核心如何处理数据阶段之间的等待状态插入?

解决方案

作为目标,核心不能在数据阶段之间插入后续的等待时间(等待状态),但它可以插入初始延迟。LogICOR目标可以正确地处理初始和后续主延迟插入(由主机在开始或传输期间插入的等待状态)。这对于目标读取和目标写入都是正确的。目标启动等待状态允许用户应用在第一数据传输之前的额外时间。

用户应用程序可以断言SyRead输出以插入等待状态。

目标要求从帧FIO的断言完成16个时钟内的事务的第一数据阶段。

有关如何插入初始延迟的更多信息,请参阅LogICORL PCI用户/设计指南,可在:

HTTP://www. XILIX.COM/PCI

作为一个主,核心的行为与目标相同。它不能插入后续的延迟,但在处理目标时是兼容的。它可以在第一个数据阶段开始之前插入初始延迟。

用户应用程序可以断言MyRead输出以插入等待状态。

有关如何插入初始延迟的更多信息,请参阅LogICORL PCI用户/设计指南,可在:

http://www. xilinx.com /产品/ LogICOR/CORDECOS. HTM*数据表

在配置读取/写入过程中,用户应用程序可以保持CyRead低输出以插入等待状态。需要一个目标来完成16个时钟周期内的事务的第一个数据阶段。

有关如何插入初始延迟的更多信息,请参阅LogICORL PCI用户/设计指南,可在:

http://www. xilinx.com /产品/ LogICOR/CORDECOS. HTM*数据表

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