M1.5：时序约束优先级被忽略：从：-Xilinx-AMD社区-FPGA CPLD-ChipDebug

评分

M1.5：时序约束优先级被忽略：从：

等级-LV2-ChipDebug

6年前发布

30

描述

一般描述：在M1.5定时软件中，来自：TURU：具有相同的优先级

从：到。这会导致从：TURU：在应用时被忽略。

约束条件。例如：

TimeStTS001＝：FFS:TUR:NET:：FF: 20；具有相同的优先级

TimeStTS002＝：FF:：FF: 10；TS02可以覆盖TSY01。

解决方案

为了解决这个问题，应用优先级从：：例如：

TimeStTS001＝：FFS:TUR:NET:：FF: 20：优先级：1；

这是固定在下一个版本，这是2.1i

FPGA xilinx 赛灵思

评分

欢迎为Ta评分