M1.5:TrCE:在约束后的偏移中报告的负松弛。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

M1.5:TrCE:在约束后的偏移中报告的负松弛。

描述

一般描述:

设计包含以下约束条件。

网络“CLK”周期=30.5NS

NET“输入”偏移=在15NS后的COMP“CLK”;

NET“输入*”TNM=组;

TimeStTS001=:组:20;

TSY01约束的结果是所有寄存器连接到

从周期分析中删除输入网络。

这会导致以下情况发生:

输入网络延迟为:

CLK网络延迟为3.040NS

期间为:0.0NS

偏移量为:

所需的PAD2Stuts=周期-偏移+CLK网络延迟=-1196NS

实际PAD2设置=输入净延迟=10785纳秒

松弛=需要-实际= -22.75NS

由于该路径已被从周期分析中移除,所以它是

在偏移方程中计算为0NS,导致负松弛。

解决方案

对此有几个解决方案:

1 -更改后的偏移量到之前的偏移量。设计者需要相应地调整他的偏移量。

2 -删除覆盖时间约束的约束。

这是固定在下一个版本的软件,这是2.1i。

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