FPGAExpress3.3 -“中止59”发生时，并行逻辑编码

描述

关键字：FPGA、Express、基础、VHDL、Verilog、Apple、59、实例化

紧迫性：标准

一般描述：
当我对并行逻辑进行编码时，报告“中止59”错误。

解决方案

SyopSype内部错误“中止在59”的一个原因是代码，如：

U1：BUFG端口映射（I＝& Gt；CLK，O= & Gt；CLKYOUT）；
CLKYOUT & LT；

由于CKKYOUT的多个驱动程序，此代码将导致问题，但FPGA Express没有报告有效的错误消息。这已经看到了FPGAExpress的版本多达3.4个。

为了解决这个问题，删除一个任务并重新综合。