描述
一般描述：
什么是时间报告，它包含什么信息？
解决方案
注：这份报告是针对VyTeX，但解释适用于所有FPGA家族。
标头描述软件版本、设计文件、约束文件和报表类型。
“VBOSE”列出了每个约束和错误列表路径的路径，这些约束用于带错误的约束。
该限制控制为每个约束列出的路径数。
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Xilinx跟踪，版本M1.5.25
版权所有（C）1995年至1998年Xilinx，公司保留所有权利。
设计文件：同步文件NCD
物理约束文件：Simul.PCF
器件，速度：XCV50，- 4（X1Y0.69 1.75先进）
报表级别：冗长报表，限制为每个约束项1项
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如果在设计中存在电路回路，则它们将被禁用以用于计时目的。
列出了循环的源和目的区域。
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找到并禁用了196个电路循环。
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！警告：下面的连接在组合循环中，并且！
！通过这些连接的一些路径可能不被分析。！
！
！信号……司机……负载！
！———————————————-！
！U.0……GCKBUF2.……
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列出每个约束，并显示以下信息：
-约束。
路径分析，终点误差。
-最小延迟。
事业单位
时序约束：网“UYDLL2xxBo.un4”周期＝10 ns高50%；
分析了196个项目，检测到0个定时误差。
最小周期为87.31纳秒。
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“松弛=约束-歪斜-延迟”
松弛：1.269NS路径UY-ZBTCNTLR。DATAYIN 0 [ 31 ]到UAZBTCNTLR。RWYTFF（1）相对
总路径延迟
时钟偏差0.026NS
10000纳秒时延约束
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“物理资源”是CLB、切片中的LUT、RAM、触发器或闩锁的名称，
或者IOB。这是贝尔的名字。”“逻辑资源”是源设计网表中的名称。
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路径UY-ZBTCNTLR.DATAGIN 0（31）到UAZBTCNTLR。RWYTFF[ 1 ]包含2个逻辑层次：
从COMP开始的路径：CbBrR4C16.S0.CLK（从UN0）
延迟类型……Delay（NS）…物理资源……逻辑资源（s）
CbBrR4C16.s0.yq…TCKO…1.133R……UAZBTCNTLR.DATAYIN 0 [ 31 ]…UU-ZBTCNTLR.RWYTFF〔0〕
CbBrR7C24.S1.通过.NET（FANOUT＝33）….6804R……UU-ZBTCNTLR.RWYTFF〔0〕
CLBLR7C24.S1. CLK…TDICK……0.1818R……UY-ZBTCNTLR。RWYTFF〔1〕……UY-ZBTCNTLR.RWYTFF〔2〕
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总计（1.901NS逻辑，6804NS路由）……8705NS（到UN0）
（21.8%逻辑，78.2%路）
事业单位
满足所有约束条件。
在目标时钟帧上安装时钟
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………………………………………………………………
源时钟上升/上升……下降/上升……上升/下降……下降/下降
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框架CKKB。（6.527）…………………………
…………………………
PixelyCulkb……5.225…………………………
这意味着在四个“源”时钟之一上运行的触发器的Q将达到。
触发器的D在“目的地”时钟上运行（在这种情况下，帧CKKB）
不超过“x”ns。
这将列出用户创建的组的所有成员：
时间组表：
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时间组DLLS：
康普斯：
UYDLL2xxBo.D.
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时间摘要：
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计时错误：0分：0分
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有关“覆盖分数”的更多信息，请参见（Xilinx解决方案2963）.
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约束覆盖392条路径、0条网和297条连接（71.6%覆盖）。
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“最小周期”是由约束覆盖的最长路径的结果。
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设计统计：
最小周期：最大频率：11453MHz
分析完成12月01日10:33∶11 1998
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