一旦仅用于胶合逻辑，FPGA已经发展到可以在单个器件上构建片上系统（SoC）设计的程度。门和功能的数量急剧增加，以与传统上仅通过ASIC设备提供的功能相竞争。本文介绍了FPGA设计方法优于ASIC的一些优势，包括早期上市，轻松过渡到结构化ASIC，以及降低NRE成本。
随着FPGA器件在资源和性能方面的进步，最新FPGA已经开始提供可以轻松定制的“平台”解决方案，用于系统连接，DSP和/或数据处理应用。随着平台解决方案变得越来越重要，领先的FPGA供应商正在提出易于使用的设计开发工具。
这些平台构建工具通过自动化可编程芯片（SOPC）开发系统的系统定义和集成阶段，加快了产品上市时间。这些工具不仅可以提高设计效率，还可以降低从第三方EDA供应商处购买这些工具的成本。使用这些工具，系统设计人员可以在一个工具内定义一个完整的系统，从硬件到软件，并在传统的片上系统（SOC）设计的一小部分时间内定义。
DSP设计
可编程逻辑器件中的DSP系统设计需要高级算法和硬件描述语言（HDL）开发工具。主要的FPGA供应商提供DSP构建工具，将Matlab和Simulink的算法开发，仿真和验证功能与综合，仿真和布局布线相结合。
这些工具可帮助设计人员在算法友好的开发环境中创建DSP设计的硬件表示，从而缩短DSP设计周期。现有的Matlab功能和Simulink模块可以与FPGA供应商模块和供应商知识产权（IP）功能相结合，将系统级设计和实现与DSP算法开发联系起来。这允许系统，算法和硬件设计人员共享一个共同的开发平台。
设计人员可以在采样时间内创建在Simulink中建模的系统的硬件实现。DSP工具包含位和周期精确的Simulink模块，涵盖算术或存储功能等基本操作。借助此类工具的可用性，设计人员能够在手动编写RTL所花费的时间的一小部分时间内生成和优化算法设计。
IP集成
随着数百万门FPGA的出现，为了提高效率，设计人员必须尽可能地利用IP。第三方IP的集成并不容易执行，因为必须验证IP到目标技术，然后确保IP符合区域和性能规范。
但是对于FPGA，供应商自己会在验证第三方和内部开发的IP区域和性能方面遇到麻烦。基于平台的设计的最大优势是它支持专有逻辑与第三方IP的集成。
任何片上系统FPGA的挑战都是验证包括处理器内核，第三方IP和专有逻辑在内的整个系统的功能。要执行此类验证以及高速模拟器，验证工程师还需要一整套验证工具。为了支持系统验证，FPGA设计方法支持形式验证和静态时序分析。
工具支持
FPGA设计流程支持使用第三方EDA工具执行设计流程任务，例如静态时序分析，形式验证和RTL以及门级仿真。
传统上，FPGA设计和PCB设计由不同的设计团队使用多个EDA工具和流程单独完成。这可能会产生板级连接和时序收敛的挑战，这可能会影响设计人员的性能和上市时间。新的EDA工具将PCB解决方案和FPGA供应商设计工具结合在一起，有助于在FPGA上实现FPGA的平滑集成。
过渡到结构化ASIC
当对FPGA部件的需求增加时，FPGA供应商提供了一种全面的ASIC替代方案，称为结构化ASICs 提供从原型到大批量生产的完整解决方案，并保持其等效FPGA的强大功能和高性能架构，并消除了可编程性。结构化ASIC解决方案不仅可以提高性能，还可以显着降低成本。
随着FPGA领域新技术的出现，设计公司可以选择ASIC以外的选项。随着掩模成本接近100万美元的价格标签，并且NRE成本接近另一百万美元，很难证明ASIC的单位体积较小。另一方面，FPGA提高了在芯片上构建系统的能力，该芯片具有超过百万的ASIC等效门和几兆位的片上RAM。对于大批量生产，结构化ASIC解决方案将ASIC的成本优势与FPGA的低风险解决方案相结合。
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