AMD 将用可编程逻辑和赛灵思的其他IP做什么？FPGA，何去何从？

【AMD 将用可编程逻辑和赛灵思的其他IP做什么？】AMD 以及数据中心的任何主要芯片设计师都不清楚他们从第三方获得了多少 IP 块的许可。这可能会比我们许多人意识到的成本更高，假设赛灵思实际上创建了自己的内存控制器、I/O 控制器、网络控制器和更通用的 SerDes 以及片上互连，那么 AMD 可能随着时间的推移转移到赛灵思 IP 块，从而能够节省一些成本。赛灵思 IP 块会比 AMD 的更好还是完全从 AMD 堆栈中消失，未来将有各种可能性来改进 AMD 在 CPU 和 GPU 插槽中的内容以及它如何从中创建自己的新 IP。

　　AMD 已经完成了对赛灵思的收购，由于过去一年半时间里 AMD 的股价上涨，最终成本接近 490 亿美元，而不是在 2020 年 10 月宣布该交易时预计的 350 亿美元。

　　现在外界很自然地想知道 CPU 和GPU 设计师将如何使用他们所获得的东西。不仅是作为 Xilinx 器件核心的 FPGA 可编程逻辑，还包括在所有 FPGA 混合中变得普遍的模块，例如 DSP 引擎、AI 加速器、内存控制器、I/O 控制器和其他类型的互连 SerDes。

　　AMD 需要很长时间才能建立一支工程师团队，才能拥有赛灵思在可编程逻辑方面以及在其航空航天、国防、电信/通信、工业和广播/媒体业务领域所获得的专业知识。再加上 Vitis 软件堆栈，这就是为什么赛灵思的价值超过了一家在其他领域拥有收入和利润流且与 AMD 核心业务几乎没有重叠的公司的价值。这为AMD打开了一个更广泛的潜在市场，Lisa Su 预计AMD 潜在市场达到1350 亿美元，远超于六个月前预测的 790 亿美元规模。

　　AMD 以及数据中心的任何主要芯片设计师都不清楚他们从第三方获得了多少 IP 块的许可。这可能会比我们许多人意识到的成本更高，假设赛灵思实际上创建了自己的内存控制器、I/O 控制器、网络控制器和更通用的 SerDes 以及片上互连，那么 AMD 可能随着时间的推移转移到赛灵思 IP 块，从而能够节省一些成本。赛灵思 IP 块会比 AMD 的更好还是完全从 AMD 堆栈中消失，未来将有各种可能性来改进 AMD 在 CPU 和 GPU 插槽中的内容以及它如何从中创建自己的新 IP。

　　例如，想象一下基于 Xilinx SerDes 的数据中心级 Infinity Fabric 交换结构以及由 AMD 和 Xilinx 融合团队共同创建的数据包处理引擎？想象一下类似于IBM 为其 Power10 处理器创建的内存区域网络，但跨机架、 Epyc CPU 和 Instinct CPU 加速器的运行。

　　看看 Versal 系列的“Everest”一代中的 Xilinx FPGA 混合器件：

　　那些用于机器学习推理的 AI 矩阵引擎和用于各种信号处理的 DSP 引擎是过去在可编程逻辑中实现的模块，赛灵思在其 Versal 系列中一直将其称为自适应引擎。

　　AMD 的工程师在考虑如何构建计算引擎、系统和集群，可以使用这些模块中的每一个，包括 Arm 内核。AMD 设计的每个计算设备，无论是单片芯片还是封装中的小芯片集合，都可以在 AMD 认为合适的时候添加一些可编程逻辑。

　　那么除了在很大程度上保持业务不变之外，AMD 将如何与赛灵思合作呢？它还没有说，除了说 AMD 在交易失败之前已经授权了一些 Xilinx IP，并且无论该 IP 是什么，都将在之前的某个时候出现在 AMD 芯片中明年年底。

　　首先，我们认为整个 CPU 和整个 FPGA 的单芯片混合实现是不太可能的，但有可能会发生共同封装的 CPU-FPGA 混合。

　　这是英特尔早在 2014 年就与 FPGA 制造商 Altera 合作的东西，甚至在它收购该公司之前，然后英特尔在 2018 年宣布将“Skylake”至强 SP 处理器与 Arria 10 FPGA 混合在一个封装中。我们认为这些并没有在数据中心起飞，原因与为什么我们在数据中心的单个封装中看不到 CPU-GPU 混合体的原因相同。除非是非常特殊的情况，例如带有集成显卡的 PC 芯片被重新用作媒体处理服务器引擎，就像 AMD 和英特尔过去在其嵌入式产品线中所做的那样。

　　在 CPU-GPU 复合体中，英特尔将 125 w的20核 Xeon SP-6138P 与额定70 w的Arria 10 GX FPGA 1150放在同一封装中。它们通过 UltraPath 互连 (UPI) 链接进行连接，这些链接用于与 CPU 进行共享内存 NUMA 配置，这意味着英特尔将 UPI 控制器移植到 Arria 10 上。(这个UPI控制器似乎不太可能在可编程控制器中实现逻辑，但UPI协议可能是在硬编码 SerDes 之上实现的，该 SerDes 适合UPI的时序，可编程逻辑填补了空白。)Arria 10 GX 没有在 FPGA 复合体上激活 Arm 内核。

　　AMD 十多年来一直在考虑这种混合CPU-GPU计算方法及其异构系统架构，甚至在一些服务器部件中实现了它们，并且显然已经为PC和大批量定制游戏机芯片做到了这一点。在一定程度上，Infinity Fabric互连是HSA的一种实现。

　　AMD可以将整个CPU和整个 FPGA 集成在一起——由用于 CPU 计算的 frankensocket、用于 FPGA 可编程逻辑的小芯片以及它们两者的共享内存和 I/O 集线器组成。这很有趣，因为它可以提供连贯的共享插槽内跨 CPU 和 FPGA 容量的内存。使用 Infinity Fabric 链接，它也可以跨套接字完成。正如我们所建议的，使用 Infinity Fabric交换，它可以跨机架甚至跨行完成。

　　其中一个问题是锁定任何套接字中的配置。CPU与FPGA可编程逻辑的比例会因应用、行业和客户用例而异。如果将 GPU 加入其中，就有许多不同的变量需要排序，实际上，每个芯片都会及时成为特定客户的定制部件。可以为超大规模企业和云建设者这样做，因为市场规模值得，但如果 AMD 想把它卖给其他服务提供商和大型企业，它就必须挑选一些 SKU，而且它所做的任何事情都可能不是最理想的。

　　Nvidia的联合创始人兼首席执行官黄仁勋表示除了可能用于模拟自己的芯片，FPGA对于Nvidia没有任何用处。但英特尔收购了 Altera 而现在 AMD 又收购了赛灵思，至少表明，FPGA 在现成 CPU 上运行的编程语言和用于实现某些功能或软件堆栈的定制 ASIC 之间的边界仍然具有吸引力。我们认为，一个平衡的系统将包括所有三个计算引擎，需要用于快速串行处理和大内存占用的 CPU，用于快速并行处理和高内存带宽的 GPU，以及用于加速硬编码算法的 FPGA，这些算法在 X86 或 Arm 处理器上的软件实现中可用，但在由于这些算法变化太大，或者因为无法支付功耗或成本溢价，因此无法保证定制 ASIC 的数量。

　　将FPGA可编程逻辑嵌入到每个CPU插槽甚至每个GPU插槽中作为这些设备的暂存器是有意义的尝试，这样它们就可以在FPGA中完成(或部分完成)的哈希算法，加密算法，安全协议或虚拟开关元素，而不是CPU或GPU芯片上的逻辑块中，或添加到 CPU 或 GPU 插槽的单独小芯片中，或者在 CPU 上运行的更高级别软件中。多年来，IBM已经将这种暂存器(请注意，不是用FPGA逻辑实现的)添加到其System z和Power处理器中，允许它们实现新的指令，或者创建复合指令，这些指令是在芯片显卡很久之后动态添加到架构中的。这不会是芯片/插座空间的重要组成部分。

　　很快就会有使用Xen X86内核交付的Versall FPGA混合体，Vitis堆栈将被调整，以便能够将代码编译到这些内核以及Versall计算综合体的其他元素。我们认为AMD不太可能将X86或Arm内核拉到其GPU上，但我们确实认为该公司可以创建一系列SmartNIC和DPU，这些SmartNIC和DPU混合了FPGA和X86内核-如果它具有架构意义，甚至可能是GPU 雏形。AMD是SmartNIC的新手，但赛灵思不是，特别是在2019年4月收购Solarflare之后。

　　我们希望看到 AMD 这样创建一个高性能的 Zen4 内核，去掉所有矢量引擎的部分，并在芯片上放置更多内核或在芯片上放置更多更快的内核。我们选择后者是因为在这个 CPU 上，我们想要惊人的串行性能。我们想要这个东西上的 HBM3 内存，我们认为实现 256 GB 的容量，应该是可能的。

　　利用这些计算引擎模块，客户可以在系统板上、机架内和跨行配置他们需要的比率。也许有一个客户需要为每个 CPU 配备四个 GPU，为每个具有单个 Infinity Fabric 交换机的复杂系统配备两个 DPU。