1.5 i VIETER PAR路由器是路由骨干网到IOB CLK引脚不正确。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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1.5 i VIETER PAR路由器是路由骨干网到IOB CLK引脚不正确。

等级-LV2-ChipDebug

6年前发布

10

描述

路由器错误地将骨干时钟网路由到IOB CLK引脚。它是沿着垂直长线而不是主干水平线进行路由的。这增加了对IOBs的偏移约3.0Ns或50%的总延迟。

解决方案

这个问题的解决方案包含在1.5 I服务包1中。详情
在此服务包见HTTP://www. xLimx.com /TycDoSs/514HTM

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