Vivado不仅提供了增量布局布线，还提供了增量综合。这对于进一步缩短编译时间是很有帮助的。通常情况下，使用增量综合可以使综合所花费的时间缩短一半，同时，如果结合增量布局布线，可以显著缩短整个设计的编译时间，而且还可提升时序收敛的一致性。
当对设计进行综合时，设计会在RTL层级进行分割。增量综合就是复用前一个综合结果的RTL分割。本质上，RTL分割与设计的层次化是一致的。增量综合只针对较大的设计：至少包含4个RTL分割，每个分割至少包含25K个Instance。这里的Instance既包含逻辑层次，也包含RTL原语。
增量综合可通过Vivado综合设置页面提供的选项–incremental_mode进行设定。该选项有4个可选值：default/aggressive/off/quick，如下图所示。
若值为off，那么将不会执行增量综合。
若值为quick，那么工具将不会执行边界优化，故性能受限。
若值为default，那么工具会执行绝大多数优化包括边界优化，同时，相比于非增量综合，编译时间也会显著降低。
若值为aggressive，那么工具会执行所有优化，同时相比于非增量综合，编译时间会显著降低。
对于低性能设计，建议选择quick。对于高性能设计，建议选择default/aggressive或off。从编译时间角度而言，采用OOC（out_of_context）综合方式（通常IP都采用OOC综合方式），可以减少需要综合的模块个数，从而缩短编译时间。但就性能而言（综合后的QoR），增量综合的QoR高于OOC，因为OOC不会对模块或层次边界进行优化。
![图片[1]-Xilinx FPGA开发工具 Vivado增量综合技术-Xilinx-AMD社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/10/11665228449.png)
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