为什么在Lattice dimaond FPGA软件中使用crosslink的”DPHY to CMOS IP v1.2″时，无法将bank0上的GPIO / IO_port放置在CrossLink中？
为什么在Lattice dimaond FPGA软件中使用crosslink的”DPHY to CMOS IP v1.2”时，无法将bank0上的GPIO / IO_port放置在CrossLink中？
为什么在Lattice dimaond FPGA软件中使用crosslink的”DPHY to CMOS IP v1.2”时，无法将bank0上的GPIO / IO_port放置在CrossLink中？
在CrossLink DPHY到CMOS IP版本1.2中，通过在输出端添加ODDR源语更新了IP，以增强设计以支持超过150 MHz的像素时钟。 由于bank0上不存在ODDR，因此IP的输出必须分配/放置在bank1或bank2上。