VIETEXJTAG-如何通过调试选项配置JTAG配置ViTeX器件

描述

关键字:VIETEX、JTAG、TAP、配置、配置、程序、Program

紧迫:热

一般描述:

ViTeX芯片可以通过其专用JTAG引脚配置。

解决方案

有一个软件要求通过JTAG配置一个ViTeX器件。
最低限度,您必须使用A1.5 I/F1.5 I或更好的软件来创建一个
将通过JTAG加载的ViTeX设计。

(1)在BITGEN中创建一个使用以下选项的.bit文件。

BITGE-G STARTUPCLK:JTAGLCK设计名称NCD
其中DeDeNeX是路由NCD文件的名称。

如果不这样做,ViTeX器件将接受比特流,完成
将是高和/或将高,但器件将不响应
刺激。此选项告诉ViTeX器件使用TCK上的JTAG时钟。
PIN完成配置过程。

如果您不希望使用TCK来启动启动序列,那么
必须使用SARTUPIPVITEX符号来附加特定的内部
用于启动序列的时钟网络。比特必须是
指示使用USELCK启动选项-g:USECLK

如果不执行这些选项,将导致器件不完整。
配置。

(2)在按步骤1创建比特流之后,准备ViTeX器件
JTAG配置。如果您使用的是JTAGProgrammer软件,
那就不要再读了。如果使用JTAG测试仪或编写
自己的软件,以下应用:

单个ViTeX器件可以通过JTAG以两种不同的方式配置。

在第一种方法中,已配置的ViTeX器件被重新配置。
通过JTAG通过切换TAP并进入CFGJIN指令。在
第二种方法,配置一个单独的ViTeX器件。
通过JTAG专门供电。

如果您仅通过JTAG配置ViTeX器件,那么它是
重新设置将ViTeX器件的模式引脚设置为101
(M2=1,M1=0,M0=1 nopuluPS)或001(M2=0,M1=0,M0=1拉升)。
如果你没有设置模式引脚为101或001,上电之前,你的风险
在另一种模式中意外配置。

(3)在物理准备单个VIETEX器件之后,创建
具有正确的BITGEN选项的比特流,按照这些指令加载比特流。

(A)在上电时,在TMS和时钟TCK上放置“1”五次。这需要
通过测试逻辑复位(TLR)状态。

(b)移动到移位IR状态。

(c)在移位IR状态下,加载CFGIN指令。

(d)转到DR状态并在ViTeX位流中移位。当整个
比特流已被移入,离开DR状态并转到
测试逻辑复位状态。

(e)从测试逻辑复位状态,转到JStand中的移位IR和加载
指令。加载JSTEP指令后,转到DR
状态和应用至少10个时钟到TCK。

(g)在将时钟应用于TCK之后,返回到测试逻辑复位。

该器件将是功能性的。

单个ViTeX器件的JTAG配置故障排除

注意,在VTEX器件上,TAP始终是活动的,并且可以使用。
故障排除。在JTAG配置模式下,完成
与非JTAG配置模式完全一样。而在
JTAG配置模式与ViTeX,完成的PIN可以被监控
查看比特流是否已成功加载到器件中。如果
所做的是低三的事情是可能的:整个比特流还没有
发送,整个比特流已被发送,但启动序列已
没有完成,或者发生了一个错误。如果做得很高,这意味着
ViTeX器件已经接收到整个比特流,并且
位流未损坏。

如果做得不高,则用
-g选项用于JTAGLCK,并且JStt指令已经执行,
检测到比特流中的错误是可能的。在非JTAG中
ViTeX器件的配置,这种故障是通过
/init引脚。在ViTeXJTAG配置中,外部/ init引脚未使用
用于报告状态。可以查看内部/init信号。后
完成一个VIETEX JTAG配置,其中完成引脚保持低,做
接下来检查是否检测到比特流中的错误:

(a)将抽头移动到测试逻辑复位状态。
(b)加载CFGIN指令。
(c)转到DR状态并移位64位模式:

2 8 0 0 E 0 0 0 1 0 0 0 0 0 0
0010 1000 0000 0000 0000 1110 0000 0000 0001 0000 0000 0000 0000 0000
^
γ
从这个位开始移位数据。

(d)加载CFGOXOUT指令。
(e)在读取TDO时,32次移动DR和时钟TCK。

数据是状态寄存器的内容。最后一个比特将是
如果存在CRC错误,则为1。配置成功后,32位
通常是:

0000 0000 0000 0000 0000 0 1 1 111 1 1 0 1 0
^
γ
CRCL错误位

最右边的位子是最后一个移出来的。如果返回值
与上述不同,您的配置可能出现问题。
请完整地描述状态寄存器中的位。
见Xilinx应用说明(Xilinx XAP151“VyTeX配置体系结构”
高级用户指南

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