VelTEXI/-II PRO/-4／-5／-6配置-完成PIN变高，但器件未启动（I/OS为非活动/ 3次声明）

描述

我正在配置Xilinx ViTeX系列FPGA高速。完成的引脚变高，但是器件没有启动；I/OS仍然处于三态状态。

解决方案

有一些问题，可能会阻止Xilinx ViTEX系列FPGA正确运行后，完成引脚高：

1。一个缓慢上升的时间在完成引脚

2。不正确的启动时钟

三。时钟周期不足以完成启动序列

4。配置的VS与未配置的器件之间完成信号之间的争用

1。一个缓慢上升的时间在完成引脚

在一个CCRK周期内，完成引脚必须从低到高过渡。例如，如果CLK在从属串行模式下运行在33 MHz，则完成引脚的上升时间必须小于25 ns。完成引脚是一个开路漏驱动器默认情况下，它必须拉高外部。

如果不能在一个CCRK周期内从低到高过渡，则启动序列可能不正确地完成，从而配置可能失败。这适用于所有Xilinx FPGA。

潜在的补救措施：

a）将外部上拉电阻器附加到完成信号（推荐值为330欧姆）。

b）在BitGen，设置“DunEnpe＝yes”来延迟CFGO完成信号。此设置将流水线寄存器级添加到完成输入（CFGZON）路径。

C）另一方面，设置BITGEN“DRIVEDONE＝yes”选项来主动驱动完成的PIN。（注意：此选项只应用于配置一个器件或器件在菊花链中为最后一个。）

2。选择不正确的启动时钟

对于ViTEX和ViTEX-II器件，您必须选择用于启动序列的时钟：CCK、JTAG Clock（TCK）或用户定义的时钟。如果使用不正确的启动时钟，器件可能会配置，但它不会完成启动序列。检查BITGAN.UT文件中的BITGEN选项，以确保使用正确的启动时钟。

三。启动时钟周期不足以完成启动顺序

如果没有接收足够的CCLK周期使其通过启动序列，器件可能无法启动。这个问题在配置设置中尤其普遍，其中配置的引脚没有被捆绑在一起。

潜在的补救措施：

A）如果可能的话，在串行菊花链中连接已完成的PIN。

b）给器件更多的CCRK周期。

C）更改BITGEN选项，将完成的PIN设置为高。（请注意，第二个选项可能会导致菊花链配置的负面影响。）

4。配置的VS与未配置的器件之间完成信号之间的争用。

在串行菊花链中，上游器件上的完成引脚（最接近配置源）将在配置下游器件之前被释放。未配置的器件将主动驱动完成信号Low。

如果为上游器件设置BITGEN“DROVEDONE＝YES”选项，则在完成信号上发生争用：上游器件将驱动完成信号高，而下游器件正在驱动完成信号Low。为了纠正这个问题，除了串行菊花链中的最后一个以外，为所有器件设置“DRIVEDONE＝NO”。

如果在设计中使用启动组件，则GSR PIN可能会被断言。这将防止FPGA中所有触发器的过渡。

启动组件有一个高活性的GSR输入引脚。如果正在使用，请检查以下内容：

-驱动源

-驱动源的状态

– GSR线路是否已反转或需要倒置