描述
一般描述：设计使用专用时钟IOBs输入两个或多个时钟信号。时钟连接到CLKDLL上的CKIN引脚。然后，在设计中使用CLKDLL的输出来驱动同步元件。两个CLKDLLS复位引脚由相同的信号驱动。
当TrCE/时序分析器评估时钟间关系时，存在报告大歪斜的可能性。这是从一个源到多个DLL的重置网络的结果。为了验证这一点，在EPIC中打开设计并检查两个CLKDLLS复位输入的延迟。两个报告的延迟之间的差异被报告为歪斜。
解决方案
将以下约束添加到PCF文件：
禁用= TDLRO；
一般描述：设计使用专用时钟IOBs输入两个或多个时钟信号。时钟连接到CLKDLL上的CKIN引脚。然后，在设计中使用CLKDLL的输出来驱动同步元件。两个CLKDLLS复位引脚由相同的信号驱动。
当TrCE/时序分析器评估时钟间关系时，存在报告大歪斜的可能性。这是从一个源到多个DLL的重置网络的结果。为了验证这一点，在EPIC中打开设计并检查两个CLKDLLS复位输入的延迟。两个报告的延迟之间的差异被报告为歪斜。
将以下约束添加到PCF文件：
禁用= TDLRO；
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