2.1i:上升和下降约束分组不过滤非FF元件-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2.1i:上升和下降约束分组不过滤非FF元件

描述

关键词:时序约束,上升,下降,时钟检测,二
相位时钟,2相时钟,1.5

紧迫性:标准

一般描述:
上升和下降约束语法只着眼于
在该时间组中上升或下降的边触发器。时间组可以
有其他同步元件,如RAM或锁存器,但
上升或下降时间组只应包括触发器
从那个时候开始。问题是计时组包含
上升或下降边缘触发器,以及其他同步
元件(RAM,锁存器)将被放置在时间组内。

开发系统参考指南文档,第4章
说明计时组(上升或下降)必须是一组
只包括触发器。

解决方案

创建一个只有触发器的时间组。

时间组MyTimTimeGrPrRISIGIN FIFS =上升MyTimTimeGE-GRP FFS;

请参阅开发系统参考指南第4章
有关创建定时组和预定义的更多信息
组。

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