LATTICE FPGA RTL仿真良好、所有的约束也都符合布局线TRACE，但是时序仿真却出现unknowns未知（X）如何解决？

对于布线后时序仿真，请在aldec设计设置中分别设置SDF（标准延迟格式）值，并分别设置为Maximal和Yes。

即

1. 在Aldec Active-HDL中，从设计菜单中选择“设置”。 “设计设置”对话框将会显示。 展开模拟类别并选择SDF子类别。
2. 在SDF选项卡中，分别将SDF值和加载设置为Maximal和Yes。 （请参阅附件图像文件）
3. 从设计菜单中选择编译全部。
4. 从Simulation菜单中选择Initialize Simulation。

最后，选择Simulation >> Run查看波形。

另外，检查SDF是否需要设置固定的仿真分辨率，比如1ps。