V2.1,V1.5 I CelEGN,基础:由核心生成器生成的VIETEX块RAM在基础功能仿真中不正确地仿真初始值-Xilinx-AMD社区-FPGA CPLD-ChipDebug

V2.1,V1.5 I CelEGN,基础:由核心生成器生成的VIETEX块RAM在基础功能仿真中不正确地仿真初始值

描述

关键字:VIETEX、块RAM、Simula、CalEGEN、核心生成器
功能基础

紧迫性:标准

一般描述:当COREGEN用于创建块RAM和
使用.COE文件初始化,RAM在基础上初始化不正确
功能仿真。零点出现在块RAM的输出上,
不管在.COE文件中设置的初始值。

解决方案

解决方法是通过设计管理器的翻译来运行设计。
然后从基础工程运行检查点门级仿真
管理器(工具-gt;仿真/验证)&检查点门仿真
控制)。这将包括从.COE文件中获取的初始值,以及
适当地仿真基础仿真器中的设计。

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