导言
本期主要给大家带来优秀的risc的处理器，前面推荐过几个比如阿里的开源cpu以及zipcpu，大家可以到开源集合中查看，本次推荐几个全面的项目。包含systemverilog以及verilog和VHDL。其中VHDL的开源项目比较少，这个语言主要是欧洲在用，在国内不是特别主流，本次提供一个还不错的项目给对VHDL语言有需求的朋友。
riscduino
32bit的RISC-V的SOC，接口资源包含QSPI，UART，I2C主机，6通道的ADC，6xPWM，3xTimer。总线使用的是Wishbone，代码部分Verilog，部分System Verilog，非常全面的工程，在FPGA中做过映射测试。
![图片[1]-FPGA/IC优质开源项目（九）RISC-FPGA常见问题社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/11/51667641863.png)
![图片[2]-FPGA/IC优质开源项目（九）RISC-FPGA常见问题社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/11/11667641864.png)
开源项目遵循Apache-2.0，仓库地址如下：
https://github.com/dineshannayya/riscduino
lowRISC
32bit，RISC-V的CPU，相比较前一个的risc，资料略少，但仍然是个不错的项目，习惯systemverilog可以参考学习。
![图片[3]-FPGA/IC优质开源项目（九）RISC-FPGA常见问题社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/11/61667641865.jpg)
![图片[4]-FPGA/IC优质开源项目（九）RISC-FPGA常见问题社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/11/51667641866.jpg)
仓库地址：
https://github.com/lowRISC/ibex
neorv32
32bit的RISC-V，语言是VHDL，相比较而言，VHDL的项目网络上比较少见，该Soc提供UART，IIC以及SPI接口。综合结果如下：
| CPU Configuration (version [1.6.9.8] | LEs | FFs | Memory bits | DSPs | f_max |
|---|---|---|---|---|---|
| rv32i_Zicsr | 1328 | 678 | 1024 | 0 | 128 MHz |
| rv32i_Zicsr_Zicntr | 1614 | 808 | 1024 | 0 | 128 MHz |
| rv32imc_Zicsr_Zicntr | 2338 | 992 | 1024 | 0 | 128 MHz |
![图片[5]-FPGA/IC优质开源项目（九）RISC-FPGA常见问题社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2022/11/81667641867.png)
仓库地址：
https://github.com/stnolting/neorv32
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