FPGA/IC优质开源项目（六）PCIe

LitePCIe

LitePCIe 提供小尺寸和可配置的 PCIe 内核。（非Verilog代码，是个库，想了解的可以稍微了解一下）

LitePCIe 是 LiteX 库的一部分，其目标是通过提供当今 SoC 中使用的组件（如以太网、SATA、PCIe、SDRAM 控制器…）

使用 Migen 描述 HDL 允许内核高度且易于配置。

LitePCIe 可以用作 LiteX 库，也可以通过生成您将用作标准内核的 verilog rtl 与您的标准设计流程集成。

仓库地址

https://github.com/enjoy-digital/litepcie

安装LiteX

https://github.com/enjoy-digital/litex/wiki/Installation

Alexforencich

这个开源项目下有PCIe，以太网，I2C，Uart，AXI，项目完成度都很好，PCIe推荐完，这个项目基本就结束，之后会亦安会给出一些简易的教程。

仓库地址：

https://github.com/alexforencich/verilog-pcie

Riffa

这个代码介绍过多次，因为本次专门介绍PCIe，所以再次放到这里，完成度很高，语言为Verilog，我所知到的开源代码中资料应该是最多的。

仓库地址：

https://github.com/KastnerRG/riffa

总结：

目前并没有发现比较优质VHDL语言的PCIe开源核，以上三个其实Alexforencich和Riffa最值得参考的，一是因为使用Verilog完成，完成度比较高，二是网上资料也相对多点，想研究的朋友可以到仓库下载。