High Speed Serdes 技术概述（三）

1.3.4   差动驱动器

差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些结构中，数据被锁在一个以波特率为时钟的触发器中，该触发器的输出被驱动到差分输出。这种实现方式需要一个以特定波特率运行的内部高速时钟。这在图1.16中有所说明。

图1.16 驱动结构

另一种结构，也显示在图1.16中，使用一个内部高速时钟，其运行频率等于波特率的一半。数据在高速时钟的交替边缘被锁在两个触发器中。高速时钟还控制一个多路复用器，交替选择哪个触发器驱动差分驱动器。根据硅技术的特点，这种结构可能会产生比全速率结构更低的抖动。

图1.17说明了差分信号两脚的典型电压波动，假设终止电压约为1.8V。该信号上的平均电压是共模电压（Vcm  ）。对于这个例子。

Vcm= (1.5V + 0.9V) / 2= 1.2V。

差分电压(Vdiff  )的计算方法是取真信号的电压并减去补信号的电压。图1.18显示了与图1.17中的单端信号相对应的差分波形。这个差分电压在以下范围内波动。

Vdiff = 1.5V   –  0.9V =+0.6V

Vdiff = 0.9V  – 1.5V=-0.6V

该波形的总（峰-峰）差分电压为1.2Vppd。请注意，差分信号的（峰-峰）电压是单独考虑任一单端信号的峰值-峰值的两倍。

图1.17 单端互补信号

图1.18 差分峰对峰信号

1.3.5 差分接收器

差分接收级是一个模拟比较器电路，它比较差分信号的真信号引脚和补信号引脚，并根据相对信号电压输出一个 “0 “或”1″逻辑电平。与DFE一起使用的差分接收级是线性放大器；比较器电路被整合到DFE中。

1.3.6 诊断功能

额外的逻辑通常被纳入发射器和接收器的设计中，为芯片制造测试、电路板制造测试和系统诊断测试提供诊断能力。典型的功能包括：

1. 伪随机比特序列（PRBS/Pseudo random Bit Sequence）检查器。PRBS序列可以通过将收到的数据与实现相应特征多项式的本地线性反馈移位寄存器的输出进行比较来检查。接收器设备通常包括一个PRBS检查器，能够检查一个或多个PRBS测试模式。

2. 环回或包路径。全双工Serdes设备通常提供将发射器输出包到接收器输入的能力，以便自我检查Serdes的功能。单工核心不具备这种能力。有些单工发射器包括一个测试接收器，有些单工接收器包括一个测试发射器，以进行自我测试。

3. TAG1149.1和JTAG1149.6。这些JTAG标准用于电路板的制造测试，并要求在所有芯片I/O上插入边界扫描单元以支持这种测试。由于这种逻辑不能在不影响信号完整性的情况下插入高速I/O，Serdes核心必须提供适当的设备，以驱动发射器设备的边界扫描单元的差分输出，并在接收器设备的边界扫描单元中采样输入。JTAG1149.6扩展了JTAG1149.1的功能，允许通过去耦电容进行测试，并支持独立测试差分信号的真和补引脚。

1.3.7 锁相环

Serdes核心需要一个以波特率或半波特率运行的内部时钟，这取决于驱动器和接收器的结构。

与其在整个芯片中分配一个高速时钟，不如在芯片中分配一个较低频率的参考时钟，并在Serdes中使用一个PLL将该时钟乘以适当的频率。一个给定的Serdes实现可能包含多个发射器和/或接收器通道。在这种情况下，通常是由内核中的一个PLL为内核中的所有通道产生时钟。

片外时钟源的工作频率往往比片内参考时钟要低。芯片中可以使用一个额外的PLL来乘以片外参考时钟的频率，以满足所需的片上参考时钟频率。由于片上参考时钟的频率通常高于片外参考时钟（但低于Serdes内核中的内部时钟），产生该时钟的PLL有时被称为中间频率（IF/intermediate frequency）PLL。

图1.19 使用ASIC中频PLL的时钟分配实例

一个使用这样的中间频PLL的时钟分配的例子显示在图1.19.一个中频PLL被用来将来自片外振荡器的200-MHz时钟乘以4。由此产生的800MHz参考时钟在芯片上被分配到各个Serdes核心。这些Serdes内核都包含一个PLL，它将800-MHz参考时钟的频率额外提升到所需的波特率。

1.4 信号完整性

本节概述了信号完整性分析对成功设计High-Speed Serdes的系统的重要性。

1.4.1 信道

信道被定义为发射器和接收器之间的电气路径，包括印刷电路板上的路径、通孔、导线、连接器、去耦电容等。该信道可以穿越同一卡上两个芯片之间的印刷电路板，也可以穿越连接两个印刷电路板的系统背板。

印刷电路板并不是一个完美的连接。主要的信道损伤包括插入损耗、反射和串扰。信道频率响应，包括这些损伤，通常使用矢量网络分析仪（VNA）测量，并以散射参数矩阵格式（commonly called S-Parameters）捕获。这些参数中的每一个损伤都会影响链路的误码率。接口标准通常要求链路的误码率在10（-12）至10（-15）之间。

Serdes设备使用的均衡方案必须对信道损耗和其他损伤进行补偿，以达到理想的误码率。一个常见的指标是基于奈奎斯特速率（信号最高基本频率的2倍）下的信道插入损耗的评估。从这个指标中，可以对信号传播的难度进行定性评估。(以及均衡方案的必要复杂性)

图1.20说明了一些旨在支持5Gbps及以上波特率的信道实例的测量插入损耗曲线。5Gbps数据的频率范围具有5GHz的奈奎斯特速率，这些信道在5GHz的损耗大大高于较低频率的损耗。

因此，较高的频率成分比较低的频率衰减得更多，导致接收器上的信号振幅不同。(此外，信号包含5GHz以上的谐波频率，但这些通常被过滤掉，对接收器的操作并不关键）)。

信道传递函数不是严格意义上的电阻性，还包含电容性和电感性成分。这导致了传播信号的频率依赖性相移。这种相移实际上导致信号的传播延迟随频率变化，表现为与数据模式相关的抖动（在本节后面讨论）。

尽管上述效应已经导致了显著的信号衰减，但与信道相关的插入损耗和相移通常不是一个简单的线性函数。信道是一条在接收器处终止的电气传输线，在每个电路板孔、连接器引脚和电路板轨迹的突然弯曲处都有阻抗不连续。每个阻抗不连续点都会导致电能的反射。与任何传输线一样，反射的能量在传输线的不同点上增加或减少了信号的振幅，并导致传输功能的共振。对于较短的信道长度，这种信号衰减通常更严重；较长信道的损耗特性倾向于抑制反射，而信号在短信道上可能在发射器和接收器之间多次反射。

串扰是指从攻击者（干扰）信号中耦合出来的能量，作为受害者（传输）信号的噪声，是信道的另一个重要特性，会导致高速串行信号的显著衰减。虽然隔离每个差分信号对使串扰不明显是件好事，但这在许多实际系统中是不现实的。大多数系统的经济性要求通过封装引脚、连接器和背板的信号密度，导致相邻的信号在差分对上产生串扰。共模噪声被忽略了，但差分线对的两个引脚上的任何噪声差异都会导致信号衰减。

图1.20 各种通道实例的插入损耗

1.4.2 包装模型

除了上述的信道外，差分信号还必须通过发射芯片的芯片封装和接收芯片的芯片封装传播。虽然从分析的角度来看，将芯片封装作为信道互连的一部分是很方便的，但为了在实验室里测量信道响应，进入封装内部的连接是不实际的。由于这个原因，如前所述，信道测量是从封装垫上进行的，而封装的传递功能是单独考虑的。封装模型是由芯片制造商提供的，它对封装的传输功能进行建模。整体互连的分析是通过级联发射器封装模型、信道传输函数和接收器封装模型来进行的。

由于封装基底的跟踪长度往往很短，插入损耗和相位偏移通常不是封装造成的信号衰减的主要来源。阻抗失配和不连续往往是一个更大的问题。对发射器或接收器处发射到封装球中的信号的返回能量的测量被称为返回损耗。更好的连接到封装内的硅器件的阻抗匹配会导致更好的回波损耗和更少的信号退化。

QQ交流群：327133229

点个在看你最好看