V2.1CerEGN用户指南，Verilog：“错误！以前声明的模块名“/Verilog父设计示例不正确”

描述

关键词：COREGEN，用户指南，Verilog，模块

紧迫：热

一般描述：
在2.1i核心生成器用户指南的Verilog设计流程部分中，
父设计MyADD88Top.v（第4-21页）包含一个冗余
MyADDR8的模块声明，它会导致过程中的后续错误
Verilog仿真：

错误！先前声明的模块名[Verilog MNPO ]

解决方案

从父设计中移除冗余模块声明
加工前。

目前的例子是：

/——————————–
//SyopiStReTeleXOFF
/编辑下一行以反映实际路径
希林克斯科里尔
“包含”/工具/ Xilinx/DATC/Verilog／SRC/XilinxCoreLib
“V”
//SyopiStRelATEXON
模块顶部（APEP，BYP，CYP，CEEP，CIEP P，CLRYP，SYP）；
输入〔7〕0〕；
输入〔7∶0〕BYP；
输入CPEP；
输入CEEP；
输入CIIp；
输入CRRYP；
输出〔8∶0〕SYP；
//StimultTAG
MyADD8α（8, 1）MyADDR8Y1
A（Ap p），
B（BYP），
C（Cp p），
Ce（CEEP），
CI（CIIp p），
CLR（CLRYP），
S（Sp p）；
//SimultAgType
终端模块

模块MyADD8
A
B
C
总工程师，
CI，
CLR
s）；
输入〔7〕0〕；
输入〔7〕0〕；
输入C；
输入CE；
输入CI；
输入CLR；
输出〔8∶0〕S；
//SyopiStReTeleXOFF
AdReHT（8, 1）NST（A）（AYP）
B（BYP），
C（Cp p），
Ce（CEEP），
CI（CIIp p），
CLR（CLRYP），
S（Sp p）；
//SyopiStRelATEXON
终端模块

冗余部分是模块端口声明：

模块MyADD8
A
B
C
总工程师，
CI，
CLR
s）；
输入〔7〕0〕；
输入〔7〕0〕；
输入C；
输入CE；
输入CI；
输入CLR；
输出〔8∶0〕S；
//SyopiStReTeleXOFF
AdReHT（8, 1）NST（A）（AYP）
B（BYP），
C（Cp p），
Ce（CEEP），
CI（CIIp p），
CLR（CLRYP），
S（Sp p）；
//SyopiStRelATEXON
终端模块