示例：如何在GUI、VHDL代码或TCL脚本中锁定I/O引脚。

描述

关键词：PIN、LOC、PLOLOK、HDL码、频谱、列奥纳多、总线

紧迫性：标准

一般描述：
如何将I/O引脚锁定到总线或VHDL文件中的信号
模范LeonardoSpectrum？

注意：目前，在Verilog中，示例无法将I/O引脚锁定到总线。

解决方案

一

使用Leonardo Spectrum GUI：

1。在“读取”转到“约束”电源选项卡之后。
2。点击适当的输入或输出子选项卡。
三。在输入/输出端口窗口中选择适当的端口。
4。填写适当的PIN位置条目。（即P14）
5。点击“应用”按钮。

二

——VHDL实例
————————
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
库典范；
使用示例。

实体寄存器
端口（CLK，DATAA：在STDYLogic中；
数据库：在StdLogLogic向量（3下降到0）；
QA：输出STDYLogic；
QB:ExtSdLogLogic向量（3下降到0）；

–锁定单销
数据的属性Pin数：信号为“P22”；

——锁定一个数组的引脚
数据属性：数组（P3）、“P4”、“P5”；

结束寄存器；

DYRealScript的体系结构行为

开始

MyyddReg：进程（CLK，数据）
开始
如果（CLK’事件和CLK = ‘1’）
QAA；
qb& lt；=数据库；
如果结束；
结束过程；

结束行为；
——————–

三

在TCL脚本中：

在“读取”和“优化”之前使用以下属性：

StItAtgult-端口PoTr.No.No.PiNo.No.Pin值

例如：

StIG-属性-端口数据-名称Pin值- p22值

四

//Verilog示例
/Note：ArayaPixNo.1在Verilog代码中不起作用

模块测试实体（CLK，IN1，OUT1）；
输入CLK；
输入IN1；//示例属性在1 PINI数P10中
输出OUT1；
RUG OUT1；

总是@（POSEDGE CLK）
开始
OUT1和LIN= IN1；
结束
终端模块