时序基础概念专题（一）

一、静态时序分析

1.1、什么是STA（Static Timing Analysis/静态时序分析）

静态时序分析是一种通过对添加延迟的时序路径（包括栅极和互连）的延迟进行累加并将其与约束条件（时钟周期）进行比较以检查路径是否满足约束条件来分析数字逻辑中的时序路径的技术。

与整个设计的动态spice（Simulation program with integrated circuit emphasis/仿真电路模拟器）仿真相反，静态时序分析使用非常简单的设备和线路延迟模型去执行最坏情况进而分析。使用设备的查找表模型或基于简单恒流或电压源的模型。Elmore延迟或等效模型用于快速找出线路延迟。

静态时序分析之所以受欢迎，是因为它易于使用并且只需要常用的输入，例如技术库，网表，约束和寄生（R和C）。

静态时序分析是全面的，并提供了很高水平的时序覆盖。它还符合timing exception，以排除在实际设计中未使用的不是真实路径的路径。一个好的静态时序工具可以与实际的芯片很好地关联。

1.2、静态时序分析检查了哪些项目？

静态时序分析主要用于检查建立和保持时间。但它也检查时序分析过程中所作的假设是否成立，它还检查时钟信号和时钟波形的完整性，以保证有关时钟波形的假设。它检查的部分内容在这里：

1、建立时间（Setup Timing ）

2、保持时间（Hold Timing ）

3、复位移除时间和恢复时间（Removal and Recovery Timing on resets）

4、时钟选通检查（Clock gating checks ）

5、Min max transition times

6、Min/max fanout

7、Max capacitance Max/min timing between two points on a segment of timing path.

8、Latch Time Borrowing Clock pulse width requirements

二、建立时间和保持时间违例

2.1 时序路径描述

对于基于标准单元的设计，下图说明了基本时序路径。时序路径通常从顺序之一（存储元素）开始，该顺序可以是触发器或锁存器。

时序路径从触发器/锁存器的时钟引脚开始。该元件上的有效时钟沿触发该元件输出上的数据更改。这是第一级延迟，也称为时钟->数据输出（Q）延迟。

然后，数据经过组合延迟和互连线的阶段。每个这样的阶段都有其自己的时序延迟，该时序延迟沿路径累积。最终，数据到达采样存储元件，该存储元件又是触发器或锁存器。

那是数据必须满足设置并根据接收触发器/锁存器的时钟进行检查的地方。另请注意，对于同一时钟域中的时序路径，生成触发器时钟和采样触发器时钟均来自单个源，这称为发散点。

为了简化分析，我们假设时钟引脚处的时钟到达时间固定，这简化了时序路径的分析，仅需考虑从一个顺序到另一个顺序。

图S1 从一个触发器到另一个触发器的时序路径