4.2i基础仿真器-示意图:当宏层次结构分接头驱动逻辑内部时出现问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2i基础仿真器-示意图:当宏层次结构分接头驱动逻辑内部时出现问题

描述

关键词:基础示意图,宏,层次连接器,不仿真

紧迫性:标准

一般描述:
我在基础图中创建了一个宏。宏包含连接到输出层次连接器的网络;网络也作为输入连接到其他内部逻辑。

当我从示意图和仿真中选择这个网络时,仿真器列出该网络作为输出,并且该信号的仿真是正确的。然而,这个网络驱动的逻辑是不正确的,这导致错误的仿真。

解决方案

这个问题发生是因为仿真器不认识到信号也是宏中其他逻辑的输入;因此,输入实际上从未传递给这个逻辑。

你可以用两种方法解决这个问题:

1。在连接到层次结构连接器之前,通过缓冲区运行该信号。这防止仿真器将该内部信号识别为输出。

2。在基础仿真器中,使用信号-GT;添加信号分量选择窗口。滚动层次结构,选择实际创建/驱动网络的逻辑输出。

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