基础Express：VHDTEX统一库宏/原语在HDL流中未被识别

描述

关键词：HDL流，Schematic顶层，未链接单元，Express，VerTEX，F2.1I，Verilog，VHDL

紧迫性：标准

一般描述：当库元件在HDL设计中实例化时，基础Express
发出以下警告：

无法将单元格“M2Y1/1I9”链接到其参考设计“AND2”。（FPGA-LIK-2）。

这些可以被用户在HDL源中实例化，或者可以被添加到一个示意图中。
随后导出HDL用于综合。

解决方案

一

如果实例化的组件是库原语，那么这些未链接的单元可以被忽略；
NGDBug（翻译）将把这些组件插入到网表中。但是，库宏
不能在VHDTEX设计的HDL代码中实例化，作为下面的描述
宏的构造在HDL流中是不可用的。NGDBug将给出一个
如果未识别设计中实例化的组件，则为“未展开的块”错误。

二

如果设计是用顶层示意图构建的，最好的解决方案是使用示意流程，
不是HDL流。FPGA Express无法访问ViTeX库原语（组合）
逻辑是用LUTs构建的。