3 X FPGAExpress- BSCAN ViTeX从我的设计中删除，没有警告

描述

关键词：FPGA，基础，Express，ViTeX，SpartanII，BSCAN，捕获

紧迫性：标准

一般描述：
FPGA Express在优化之前从设计中删除BSCAN-VITEX。（这可能发生在VHDL和Verilog设计中。）

解决方案

一

VHDL：

如果发生在VHDL设计中，则在HDL代码的实例化中放置一个DONTHouTout属性，以防止它被删除。这必须在代码内完成（与FPGA Express约束编辑器相反），因为在编辑器中应用属性之前，组件被移除。
…
组件BSCAN VIETEX端口
（TDO1，TDO2:在STDYLogic中；
复位、更新、移位、DRCK1、DRCK2、SEL1、SEL2、TDI:OUT STDYLogic；
端部元件；

属性FPGA-DONTTHouTou:字符串；
U1的属性FPGA-DONTTHouTou:标签是“真”的；

开始

U1：BSCAN VIETEX端口映射
（TDO1= & Gt；TDO1，TDO2＝& gt；TDO2，RESET＝& Gt；复位，更新＝gt；更新，移位＝& gt；移位；
DRCK1＝& gt；Clk1，DrCK2＝& gt；Clk2，SEL1＝& Gt；SEL1，SEL2＝& Gt；SEL2，TDI＝& Gt；TDI）；
…

二

Verilog：

如果在Verilog设计中发生这种情况，则为正在删除的组件创建一个空模块声明。这将定义端口方向，并允许FPGA Express正确插入组件。
…
BSCAN ViTEX U1
（TDO1（TDO1），TDO2（TDO2），复位（复位），移位（shift），.Update（更新），
DRCK1（CLK1），DRCK2（CLK2），SEL1（SEL1），SEL2（SEL2），TDI（TDI）；
…
终端模块

BSCAN VIETEX模块
（TDO1，TDO2，复位，移位，更新，DRCK1，DRCK2，SEL1，SEL2，TDI）；
输入TDO1、TDO2；
输出复位、移位、更新、DRCK1、DRCK2、SEL1、SEL2、TDI；
终端模块