Vivado 中Xilinx FPGA的 DDR4仿真

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的

Virtex7 Microblaze下DDR3测试

再右键，打开IP的Example Design，这样才能生成ddr对应的model。

如果右键发现这个按钮是不可用的，那就多等等，IP建好后需要等synth_design Complete后，很多文件才生成完毕。

在sim目录下，可以看到很多的hidden的文件，这是因为生成的Model被加密了，我们只能使用，但看不到源码

我们可以看下工程下面有个ddr4_model.sv的文件。

该文件是加密的：

我们直接进行仿真即可：

进入到仿真页面，直接通过tcl仿真1ms，但其实仿真不到1ms就会结束：

在仿真结束时，会提示下面的信息：

我们可以把ddr ip的AXI总线拉出来，看一下axi写操作和读操作的数据。