3.1I时序分析器-ViTEX II -Advices分析覆盖率不同于SRLC16的预期。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1I时序分析器-ViTEX II -Advices分析覆盖率不同于SRLC16的预期。

描述

关键词:高级、分析、SRLC16、覆盖

一般描述:

在高级分析中,百分比覆盖率为

SRLC16不同于预期。

也看到(Xilinx解决方案6321)(Xilinx Sulutoin 2963)

解决方案

移位寄存器正被正确包装。

两片LUTs。真正的问题是

速度文件丢失安装/保持时间从

时钟的地址。通常没有

地址行的设置时间,因为它们是

考虑数据路径。在这种情况下,

应该设置/保持时间可用。

这个问题将在未来的版本中发表。

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