FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

  FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码:

reg reg_1;
reg reg_2,
 reg_3;

always @ ( posedge clk_src ) begin 
    reg_1 <= ~reg_1;
end  

always @ ( posedge clk_dst) begin 
    reg_2 <= reg_1;
    reg_3 <= reg_2;
end

 reg_2和reg_3应该放到同一个Slice中，但综合工具并不是那么智能，有时并不会综合到同一个Slice中，这时就需要我们添加ASYNC_REG的属性：

(*ASYNC_REG="true"*)reg reg_2, reg_3;