Xilinx FPGA DDR突然初始化失败 Debug记录

背景：板卡用的一直好好的，硬件没有什么问题，DDR跑在2400M，也一直正常工作。

2021-08-09_13-03-25

但最近有个工程中，需要增加SRIO接口，SRIO接收的数据需要先过DDR，工程编完下载bit后，偶尔会提示DDR初始化失败：

分析如下：

1. 板卡用了很久，DDR一直没出现过初始化失败的问题，说明硬件应该没有问题；
2. DDR IP中提示时序有问题，本工程中带有PCIe模块，PCIe的IP中也提示时序问题，其它地方没有时序问题；
3. 首先想到的是在保证DDR吞吐速率满足系统要求下，降低DDR的主频，由2400M降到1600M，虽然降了这么多，还DDR的吞吐率依然满足系统要求。再重新综合、实现后，下载bit文件，DDR初始化成功。

怀疑应该是DDR那边时序比较紧张，本来就存在时序不过的现象，主频太高就导致数据读写错误。