生成Verilog HDL例化模板

之前我写过一篇过于vivado生成HDL例化模板的文章。

vivado生成HDL 例化模板

但实际使用起来，发现很不好用，每次都要先点击’Open Elaborated Design’后才能使用（很慢），而且生成的例化模板接口顺序也并不是按照原始HDL中的接口顺序，用了一次后基本就没再用过，所以就自己写了一个生成例化文件的Python 脚本。

具体见github: https://github.com/Rex1168/FpgaTool

使用方法：

方法一：使用GUI

1. 运行FpgaTool.py，通过命令行或者PyCharm均可

 2. 打开一个Verilog文件

 3. 点击“View HDL Inst”

方法二：直接使用脚本

1. 运行genHdlInst.py，通过命令行运行“python genHdlInst.py top.v”
2. 在当前目录下会产生一个inst_top.v的文件，内容即为top.v的例化模板   

如果觉得好用，记得在github上star一下，在此谢过。