VeleX-CKDLL——级联在一起的两个CKDLL导致第二个CKDLL的输出无效。

描述

当我用两个CLKDLL级联的第一个CKDLL的锁信号驱动第二个CKDLL的RST时，第二个CKDLL从不锁定，并且它的输出没有正确的时钟频率。这个问题发生在板上的设计下载后，功能/时序仿真没有表现出这个问题。

解决方案

为了解决这个问题，在第一和第二CLKDLL的锁定和RST引脚之间插入一个SRL16和一个反相器。

欲了解更多信息，请参阅（Xilinx XAPP132）：“使用Virtex Delay锁定环。”