2.1i CereGEN：动态常系数乘法器Verilog模型异步输出

描述

关键词：Verilog，常数，系数，乘数，潜伏期

紧迫性：标准

一般描述：
对于4K常系数，可以用Verilog模型看到以下问题：
SimopysVCS或Verilog XL仿真中的乘法器内核

1。在输入转换和输出转换之间没有延迟-输出
在输入新的输入值后立即进行更改。
2。与上升时钟边沿上的输出相关联的竞争条件

这些问题与Vertx动态常系数乘法器Verilog模型中的问题相似。
如上所述（Xilinx解决方案α8020）. 症状在VCS和Verilog XL中出现。

解决方案

一

正在调查中。

二

另一种方法是生成一个后NGDBuy仿真网表。
核心代替其行为模式。请参考（Xilinx解决方案α8065）详情请见
如何做到这一点。