3.1i科里根——XILIX核心发生器3.1I版本中的新内容

描述

关键词：新COREGEN

紧迫：热

一般描述：
3.1I版本的Xilinx核心生成器中的新内容

解决方案

1。在所有平台上启动时间更快。

2。Solaris（~1.5 x）上的更快运行时间

三。新内核生成器主图形用户界面
-新的、简化的目标家庭支持在主屏幕上显示
-精简链接到相关的Xilinx支持网页
-新用户可编辑的首选项设置窗口（选项数）
要记住的项目，Web浏览器的路径，到PDF浏览器的路径，总是
指向最后一个项目，并自动覆盖输出文件。
-新的IP分拣能力可从新的“视图核”下拉
菜单允许按字母顺序按字母顺序显示核心目录，
通过供应商、家庭或类型来允许您轻松地找到核心
你对……感兴趣
-新的流线型项目选项窗口，用于指定设计流程
-对于HDL流，VHO和.VEO模板文件在默认情况下生成
选择VHDL或Verilog设计流程
-改进的文件选择器对话框

4。用户指定的首选项存储在COREGEN.PRF中。
Unix平台上的用户主目录，以及PC机上的Windows注册表：
改进的图形占线状态提示

5。新增基础ISE支持（仅PC平台）

6。支持Java和Swing的更新版本（1.1.7B）/Swing 1.1.1

7。多核心定制窗口中新的“CyeVIEWER”能力
-图形化显示RPM逻辑的布局，并报告CLB/切片，LUT和
模块生成后的寄存器利用率
支持ViTEX、4K、Spartan和SpartanII架构（VIETEX II内核）
后面要添加的支持）
通过点击“显示核心查看器生成”复选框激活
核心定制窗口

8。HDL流的增强
GETHOME模型不再需要由用户运行。
O核发生器Verilog仿真模型的核心运输
3.1I CD现在提供$ Xilinx/Verilog／SRC/XilinxCeriLB
核心运载器VHDL仿真模型
3.1I CD现在提供$ Xilinx/VHDL/SRC/XilinxCordilb
-新IP更新的模型也将已经被提取，或者
将在安装过程中从九月开始提取。
2000释放
-新的VHDLL分析命令文件列表所需的Coregen编译顺序
VHDL仿真模型
-新的VeriloGoLaysEngilyOracle文件列表核心生成器Verilog
编译Verilog推荐编译顺序中的行为模型
仿真器
-如果Verilog或Verog或VHO模板是默认生成的
在项目选项对话框中分别选择VHDL流程

9。新的ASY符号格式支持
AY文件总是默认地为每个内核生成
支持ECS集成
支持内核核心符号引脚的动态更新
响应用户参数选择定制GUI
（仅更新ViTeX磁芯）

10。新的CORDEB.XML文件替换Realths.LIB安装的IP数据库文件，以及
新的CORDEB实用程序可以直接用于更新新的CORDEBXML
已安装的核心数据库文件

11。改进的项目管理
-改进的项目选择器对话框
-新项目锁定功能防止多个用户写入
同时CORE Generator项目