[CPLD]signaltap波形与实际逻辑不相符，怎么办？

请教一个问题，我用的CPLD是altera的max ii；目前的情况是：有7个io引脚，当7个io引脚(data_in)其中任何一个变化的时候要产生一个FIFO写使能脉冲(wrreq)；其中data_in是输入的7个io引脚，pre_data_in是上个clk周期data_in的值，当pre_data_in != data_in的时候，会产生一个写使能脉冲（wrreq = 1）。

问题1：当pre_data_in == data_in的时候也会莫名其妙的产生脉冲，见下图。
问题2：当data_in发生变化的时候，pre_data_in应该在下个周期也跟着变化，但是会概率性不会发生变化，如下图。