verilog中的 & 运算符作为单目运算符时使用

module test(
	input [2:0] a,
	output[2:0] b
    );
	assign b = &a;
endmodule

在上述代码中assign b = &a实际上等效于assign b = a[0] & a[1] & a[2],只有当a=3'b111时，b才等于1，否则为0。

仿真结果如上图所示。