描述
关键字：ViTEX，VIETEX II，配置，启动，序列
紧迫性：标准
一般描述：
在我的ViTex/ViTeX II器件上，完成引脚不高，init引脚不低。
解决方案
许多问题可能导致完成引脚保持低，而init引脚保持高。这个答案记录描述了这种情况的常见原因。
保持低位和保持高位可以指示下列问题：
1。配置尚未开始；器件没有看到同步字。请看（赛灵思解答7891）.
2。配置已经开始，但配置数据已变得不对齐（见下文）。
三。配置位流已加载，但器件尚未进入启动序列。
4。在BITGEN（ViTeX II器件）中选择了不正确的步进级别。
如果在配置比特流被发送之后，init引脚为高，则CRC校验没有失败（尽管这并不一定意味着配置数据被正确加载）。
1。配置尚未开始。
该器件没有看到同步字（0xAA9566）。请看（赛灵思解答7891）更多细节。
如果您在SealtMMAP模式中配置，请注意每个字节的最高有效位都指向D0引脚。例如，十六进制值0xAA在二进制字节中表示为：1010 1010。在这种情况下，最左边的“1”将被馈送到D0，相邻的“0”将在D1等上，确保您在数据引脚上适当地呈现数据。
2。配置已经开始，但配置数据已不对齐。
如果在分组报头的配置期间可能增加或丢失一个位（或字节）（可能是由于时钟抖动或噪声），比特流的其余部分将不对齐。如果在FDRI（帧数据寄存器）写入（比特流的大部分）中丢失或添加了一个字节或字节，CRC校验将失败，init将变低。请看（赛灵思解答13791）更多细节。
对于ViTeX器件，除非器件接收显式CRC命令，否则不执行CRC校验。在配置期间，如果器件错过一个比特或加载额外的比特（可能是由于与CCRK信号的SI问题，例如双时钟），则器件配置逻辑变得不对齐，并且不识别任何进一步的分组。（在该应答记录的末尾讨论数据不对齐）。因此，器件从不接收执行CRC校验的指令，CRC校验不会失败。（注意CRC校验永远不会通过，它可以失败也不会失败。）
若要重置此条件，可以在SelectMAP模式下发出中止（参见（赛灵思解答8520）更多细节），或者PROG引脚可以在任何模式下拉动Low。没有办法通过串行或JTAG配置接口重置配置逻辑。设置BITGEN“-G调试比特流”选项（在（赛灵思解答4219）对于表现出这种症状的ViTeX器件可能是有用的：只要配置数据被正确对齐，“调试”比特流将向DUT引脚写入数据。如果预期数据没有出现在DOUT PIN上，那么配置数据很可能是错位的。
ViTEX II在每个帧的末尾都有一个自动卷校验，如果配置数据不对齐，则取决于何时出现不对准，这可能会发出CRC错误信号。有关自动抄表的详细信息，请参见（赛灵思解答13790）. 如果配置数据不对齐，则AutoCoc检查将失败。
在这种情况下，根据板的配置，可以保证IIS仿真。CCLK是一个LVTTL 12Ma缓冲器；如果数据或CCLK跟踪长度大于2-3英寸，则应该对配置信号进行仿真。
在实际的客户设计中已经看到了下列数据偏差的原因：
可怜的旁路
一个浮动FPGA接地平面
-在CLK或数据信号上的不良终止
-在驱动VDTEX/II器件上的D0…7引脚的器件的输出上接地反弹。
-发送损坏的配置数据（特别是可疑的定制配置解决方案：微处理器等）
另一个问题可能影响某些ViTeX II器件上CSHEB和RDWRESB的设置和保持时间；这个问题可能导致失败的配置，并且没有达到高，并且init不去Low。请看（赛灵思解答14528）详情请参阅。
如果CRC校验在ViTEX或ViTEX II器件上失败，则init引脚将被拔出Low。更多信息可在（赛灵思解答13791）.
三。配置位流已加载，但器件尚未进入启动序列。
当在BitGen中指定了错误的启动时钟时，可能会发生这种情况。
三个启动时钟选项是：CCLK、JTAG时钟（TCK）和用户时钟（这是启动块的输入）。默认是CCLK。您可以通过查看BITGEN选项文件（BITGAN.UT文件）或BitGen报告（Design .BGN）检查命令行选项来检查此选项。语法如下：
-G StutupCLC:CLK或
– G StutupCLK：JTAGClk或
-G StutupCLK：用户时钟
4。在BitGen中选择了不正确的步进级别。（ViTEX II器件）
VIETEX II器件可在三个硅版本：步ES，步0，和步1。当生成.bit文件时，必须使用正确的步进级别。请看（赛灵思解答14339）欲了解更多信息。
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