描述
我如何确定所做的PIN是保持低外部或如果FPGA还没有释放信号？
解决方案
默认情况下，完成引脚是一个开路漏极驱动器，必须被拉起来实现逻辑高。这允许在串行菊花链中配置多个FPGA。
当器件在串行菊花链中配置时，上游器件在将配置数据传递到下游器件之前被完全Program。在上游器件被Program之后，它释放其完成引脚并在启动序列中等待，直到所有其他FPGA释放其完成引脚，并且完成信号变高。
所有ViTEX和ViTEX II的器件包含一个可Program的内部上拉电阻在完成垫。这可以在BitGen中使用“DRIVEDON”选项使FPGA积极地驱动完成信号而不是简单地释放它。在串行菊花链中，只有最后一个器件可以利用此选项（否则，上游器件将在其配置信息加载后主动驱动完成信号高，导致共享完成信号的争用）。
如何确定ViTeX器件是否已释放其已完成的PIN
没有直接的方法来验证ViTeX器件已经释放了其完成的PIN。对于串行配置模式，可以监视DOUT PIN以确定器件是否已经开始向下游发送数据。DUT引脚上的活动指示器件已完成加载其配置数据，其CRC校验已经通过，并且已完成的PIN已被释放。
笔记：
1。如果正在使用调试位流，则DOUT引脚上的活动不表明FPGA已经发布了其完成的PIN。
2。此技术不适用于SelectMAP配置模式，因为DOUT引脚成为SelectMAP的忙信号。
如何确定ViTEX-II器件是否释放了其已完成的PIN
通过VTETEX II，您可以直接通过JTAG执行指令捕获来确定完成的PIN是否已经释放。该寄存器提供对内部“释放”信号的访问，释放了完成的PIN。对于ViTEX，已完成引脚的实际值反映在每个寄存器中，而不是RelaseSO完成信号，这意味着这不是VIETEX的选项。
通过JTAG实现指令捕获
要通过JTAG执行指令捕获，重置TAP，然后移动到SHIFT IR状态。时钟TCK六次，同时保持TMS＝0。该器件将在其TDO引脚上读出IR捕获值。指令X捕获模式的位5指示是否完成了已完成的信号。从ViTEX II BSDL文件：
XC2V250A CS144的属性指令捕获：实体
-当完成释放时，比特5是1（启动序列的一部分）
-如果房屋清洁完成，比特4是1。
-位3是ISCL启用的
——比特2是ISCJON
“XXX01”；
BitGen设置
双击选中用于生成比特流的启动序列选项。建议使用“SyctoToWord”选项，如果多个FPGA以串行或Express模式配置菊花链，则需要。SyctoODE选项阻止启动序列继续，直到完成的PIN被允许走高。
如果FPGA是菊花链，则完成的PIN可能被另一个FPGA中的一个保持低位。推荐的启动选项如下：
ViTEX、ViTEX II及其衍生物：
DONEY循环：4
GTSH循环：5
GSRY循环：6
GWYLY循环：6
3000, 4000、5200系列器件：
完成：C1
输出活动：迪村
GSRIN：迪村
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