FPGA SPI协议(Verilog实现)

SPI 主要应用在 EEPROM, Flash, 实时时钟(RTC), 数模转换器(ADC), 数字信号处理器(DSP) 以及数字信号解码器之间。它在芯片中只占用四根管脚 (Pin) 用来控制以及数据传输, 节约了芯片的 pin 数目, 同时为 PCB 在布局上节省了空间。正是出于这种简单易用的特性, 现在越来越多的芯片上都集成了 SPI技术。

但是，随着从机数量的增加，来自主机的片选线的数量也增加。这会快速增加主机需要提供的输入和输出数量，并限制可以使用的从机数量。可以使用其他技术来增加常规模式下的从机数量，例如使用多路复用器产生片选信号。

使用该方法时，由于数据是从一个从机传播到下一个从机，所以传输数据所需的时钟周期数与菊花链中的从机位置成比例。例如，在上图所示的8位系统中，为使第3个从机能够获得数据，需要24个时钟脉冲，而常规SPI模式下只需8个时钟脉冲。

时钟周期和通过菊花链的数据传播如下图所示：

1. 主机模块(master)接口定义：

module spi_master(

    input         clk_40k,       //时钟信号，40kHz

    input         rst_n,           //复位信号，低有效

   input  [7:0]  data_in,     //主机准备要输出给从机的数据，8位宽

    input  send_start,       //通信使能信号，高有效，宽度为1个时钟周期(40kHz)，收到该信号后开始一次主从设备通信

    output [7:0]  data_out,   //主机从从机接收到的数据，8位宽

    output  data_out_vld, //输出数据有效标志，高电平有效，宽度为1个时钟周期(40kHz)

    output  cs_n,             //从设备片选使能信号，低有效，低电平时选中从设备与主设备进行通信，处于通信状态时维持低电平

    output        sclk,          //同步时钟，1kHz，空闲时置低电平

    input         miso,          //主机当前从从机收到的串行数据

    output        mosi          //主机当前发送给从机的串行数据

 );

module spi_slave(

    input        rst_n,        //复位信号，低有效

    input        cs_n,         //从设备片选使能信号

    input        sclk,         //SPI时钟,1kHz空闲时置低电平

   input        mosi,        //从机从主机接收到的串行数据

    output       miso,       //从机要发送给主机的串行数据

    output [7:0]   reg0_out, //内部寄存器0的值

    output [7:0]   reg1_out, //内部寄存器1的值

    output [7:0]   reg2_out, //内部寄存器2的值

    output [7:0]   reg3_out  //内部寄存器3的值

);

3. 电路功能描述:

4. SPI传输格式:

SPI每帧数据包含16位，最先发送的第0位为读写控制位，该位为0代表master向slave写数据，为1则代表master从slave读数据；随后发送的第1-7位为地址位，先发高位地址再发低位地址，9-16位为数据位，高位数据先发。所有数据均在sclk的上升沿产生，下降沿采样。

module spi_master(

    input         clk_40k,

    input         rst_n,

    input  [7:0]  data_in,

    input         send_start,

    output [7:0]  data_out,

    output        data_out_vld,

    output        cs_n,

    output        sclk,

    input         miso,

    output        mosi

  );

reg cs_n_r;

reg sclk_r;

reg mosi_r;

reg data_out_vld_r;

reg [7:0] data_out_r;

reg wr_rd;

reg [1:0] reg_num;

reg [6:0] clk_cnt;

reg [3:0] bit_cnt;

reg [7:0] rx_data;

reg [15:0] tx_data;

parameter reg0 = 2'd0;

parameter reg1 = 2'd1;

parameter reg2 = 2'd2;

parameter reg3 = 2'd3;

parameter reg0_address = 7'b0000000; //address of reg0

parameter reg1_address = 7'b0000001; //address of reg1

parameter reg2_address = 7'b0000010; //address of reg2

parameter reg3_address = 7'b0000011; //address of reg3

//cs_n

assign cs_n = cs_n_r;

always @ (posedge clk_40k or negedge rst_n)

begin

  if(~rst_n)

    cs_n_r <= 1'b1;

  else if(send_start)

    cs_n_r <= 1'b0;

  else if(data_out_vld_r)

    cs_n_r <= 1'b1;

end

//clk_cnt

always @ (posedge clk_40k or negedge rst_n)

begin

  if(~rst_n)

    clk_cnt <= 7'b0;

  else if(cs_n_r)

    clk_cnt <= 7'b0;

  else if(clk_cnt == 7'd39)

    clk_cnt <= 7'b0;

  else

    clk_cnt <= clk_cnt + 1'b1;

end

//bit_cnt

always @ (posedge clk_40k or negedge rst_n)

begin

  if(~rst_n)

    bit_cnt <= 4'b0;

  else if(clk_cnt == 7'd39)

    bit_cnt <= bit_cnt + 1'b1;

end

//sclk

assign sclk = sclk_r;

always @ (posedge clk_40k or negedge rst_n)

begin

  if(~rst_n)

    sclk_r <= 1'b0;

  else if(clk_cnt == 7'd19 || clk_cnt == 7'd39)

    sclk_r <= ~sclk_r;

end

//wr_rd

always @ (posedge clk_40k or negedge rst_n)

begin

    if(~rst_n)

        wr_rd <= 1'b0;

    else if(cs_n_r)

        wr_rd <= 1'b0;

    else if(reg_num == reg3 && bit_cnt == 4'd15 && clk_cnt == 7'd39)

        wr_rd <= 1'b1;

end

//send

//reg_num

always @ (posedge clk_40k or negedge rst_n)

begin

    if(~rst_n)

        reg_num <= reg0;

    else if(cs_n_r)

        reg_num <= reg0;

    else if(bit_cnt == 4'd15 && clk_cnt == 7'd39)

    case(reg_num)

        reg0:reg_num <= reg1;

        reg1:reg_num <= reg2;

        reg2:reg_num <= reg3;

        reg3:reg_num <= reg0;

    endcase

end

//tx_data

always @ (posedge sclk_r or negedge rst_n)

begin

    if(~rst_n)

        tx_data <= 16'b0;

    else if(wr_rd && bit_cnt == 4'd0)

        tx_data <= {1'b1,reg2_address,8'b0};

    else if(~wr_rd && bit_cnt == 4'd0)

    case(reg_num)

        reg0:tx_data <= {1'b0,reg0_address,data_in};

        reg1:tx_data <= {1'b0,reg1_address,data_in[1:0],data_in[7:2]};

        reg2:tx_data <= {1'b0,reg2_address,data_in[3:0],data_in[7:4]};

        reg3:tx_data <= {1'b0,reg3_address,data_in[5:0],data_in[7:6]};

    endcase

    else

        tx_data <= {tx_data[14:0],tx_data[15]};

end

//mosi

assign mosi = tx_data[15];

//recieve

//rx_data

always @ (posedge sclk_r or negedge rst_n)

begin

    if(~rst_n)

        rx_data <= 8'b0;

    else if(wr_rd)

        rx_data <= {rx_data[6:0],miso};

end

//data_out_vld

assign data_out_vld = data_out_vld_r;

always @ (posedge clk_40k or negedge rst_n)

begin

    if(~rst_n)

        data_out_vld_r <= 1'b0;

    else if(wr_rd && bit_cnt == 4'd15 && clk_cnt == 7'd39)

        data_out_vld_r <= 1'b1;

    else

        data_out_vld_r <= 1'b0;

end

//data_out

assign data_out = data_out_r;

always @ (posedge clk_40k or negedge rst_n)

begin

    if(~rst_n)

        data_out_r <= 8'b0;

    else if(wr_rd && bit_cnt == 4'd15 && clk_cnt == 7'd39)

        data_out_r <= rx_data;

end

endmodule

2. 支持传输距离较短；

3. 硬件层面没有定义校错协议和从机应答信号。