仿真的前一部分如下：
注意读和写采用的是不同的clk。以上截图主要是写的部分，两个usedw表示已经 写入FIFO数的数据个数，在写入第一个数据0之后，wrusedw在滞后一个wrclk 之后变为1，表示填入了第一个数据；而rdusedw又比wrused滞后两个rdclk， 说明在写阶段两个信号之间可能有两个采用rdclk时钟的寄存器。注意还有一个信号 rdempty，它采用的也是rdclk但是比wrusedw只慢1个clk。 仿真后一部分：
注意在写阶段的前半部分wrfull为1表示已经写满，所以写是终止的。通过q可以看到数据被不断写出，
rdusedw不断减少，显然它采用的是rdclk；而wrusedw也会变化，但它会滞后2个wrclk，又由于wrclk比
rdclk大所以看到的数据不是连续的。在数据被读出后，wrfull滞后一个wrclk变为0，注意此时wrreq仍为1，
表示写入，所以存在这么一段时间读写同时进行，而在这一段时间只有一个数据写入就是21，从输出q中也可以
看到数据21最后被写了出来。剩余问题：rdempty在变为1之后，出现了一个rdclk的0，具体原因是？
