2.1i COREGEN，CIPIP4:VIETEX异步FIFO Verilog仿真“错误：模块或原语（AycCyFIFOVIV1O0）未定义”

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6年前发布

描述

紧迫性：标准

一般描述：

XILNXXCORIELB中的模块和端口名称引用存在一个不匹配的情况。

异步的异步行为模型和异步生成的VEO文件

先进先出法。AssiChyFIFOV1V1Y0.V行为模型引用“AsicCyFIFOVIV1O0”模块

小写中的名称和端口列表，而.VEO文件的实例化模板部分

由COREGEN生成的引用模块名和大写端口中的所有端口。

当仿真时，这可能导致与以下类似的错误：

“错误！模块或原语（AycCyFIFOVIV1Y0）未定义

纠正这个问题后，可以找到多个错误的端口名称：

“错误！端口列表中未定义的输入、输出或输入（DIN）

同样，这是由于在几个名称中使用的端口名称引用不匹配的情况。

模型中的模块，包括AsicCyFIFOV1V10模块。

解决方案

解决方案是在XilinxCoreLib中编辑AsicCyFIFOV1V1Y0.V模型并更改

AsCycFIFOVIV1Y0实例化块到大写的模块名和端口名

匹配这些在自动生成.VEO文件中引用的方式。

换句话说，从第2460行开始，改变：

模块AycCyFIFOV1V10（DIN，WREN，WRY-CLK，RDYEN，RDY-CLK，AINIT，DOUT，

满的，空的，满的，几乎空的，

RDYCOUNT，RDYACK，RDYER，WRACK，WRESER；

到：

模块AsiCHCHYFIFOVIV1O0（DIN，WRZEN，WRY-CLK，RDYEN，RDY-CLK，AINIT，DOUT，

满的，空的，满的，几乎空的，

RDYCOUNT，RDYACK，RDYER，WRACK，WRESER；

此外，从第2509行开始，您必须更改本节：

输入[CyDATAWAWITHES-1（0）] DIN；

输入文件；

输入WRLCK；

输入RDIEN；

输入RDYL CLK；

输入AIIT；

//输出[C*Read DATAWIWITH-1（0）] DOUT；

输出[CyDATAWIWITHOT-1（0）] DOUT；

输出满；

输出空；

输出量满；

输出最大空；

输出[CyWr.CurtTuthWith-1（0）] WRY计数；

输出[C.RddUntTuthWith-1（0）RDyCo计数；

输出RDYACK；

输出RDYER；

输出WRAK ACK；

输出寄存器；

到：