使用VS code的TerosHDL插件完成对verilog代码的排版

TerosHDL插件具有Format功能，可以对一些排版不好的或者复制的代码进行初步排版，方便阅读。

如图所示，配置完想要的排版格式后，json文件中会显示编辑器formatter为teroshdl，此时点击右上角的√，即可看到代码被按要求排版。


如果没有配置teroshdl为formatter，vscode会提醒要先配置一个formatter，如果误操作选择了verilog插件，则点击√时不会完成排版，这应当是缺少排版文件的缘故。如果出现这一问题，可以打开json文件，删除formatter中的verilog插件，输入t，联想输入中第一个即是teroshdl的插件。